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संदर्भ शीट

Crystal load capacitors

क्रिस्टल लोड कैपेसिटेंस गाइड

क्रिस्टल अपनी छपी आवृत्ति पर तभी रहता है जब उसके दोनों पिन जो कुल कैपेसिटेंस देखते हैं - ऑसिलेटर की लोड कैपेसिटेंस, CL - उस मान से मेल खाए जिस पर निर्माता ने उसे ट्रिम किया। वह CL एक पार्ट नहीं है: यह हर क्रिस्टल पिन से ग्राउंड तक लगे दो अलग कैपेसिटर और PCB ट्रेस, पैड और IC के अपने पिनों से पहले से मौजूद स्ट्रे कैपेसिटेंस का संयोजन है। संयोजन ग़लत हो तो क्रिस्टल ऑसिलेट करता रहता है, बस ठीक आवृत्ति पर नहीं।

लगभग हर MCU क्रिस्टल पर मिलने वाले मानक दो-कैपेसिटर Pierce सर्किट के लिए, संबंध है CL = (C1 x C2)/(C1 + C2) + Cstray। क्योंकि व्यवहार में C1 और C2 लगभग हमेशा बराबर चुने जाते हैं, यह C = 2 x (CL - Cstray) बन जाता है, जहाँ C हर कैपेसिटर का मान है। Cstray - अलग कैप के अलावा दोनों क्रिस्टल पिन जो ट्रेस, पैड और पिन कैपेसिटेंस देखते हैं - कॉम्पैक्ट बोर्ड पर आमतौर पर लगभग 3-5pF होती है, पर यह लेआउट और ख़ास IC पर निर्भर करती है, इसलिए इसे शुरुआती अनुमान मानें और उपलब्ध हो तो होस्ट चिप की डेटाशीट से पुष्टि करें।

क्रिस्टल जिस पर ट्रिम हुआ उससे अलग प्रभावी लोड कैपेसिटेंस उपयोग करने से आवृत्ति एक अनुमानित दिशा में नाममात्र से हट जाती है: ज़्यादा लोड कैपेसिटेंस आवृत्ति नीचे खींचती है, कम ऊपर। बदलाव का आकार सामान्य क्रिस्टल के लिए आमतौर पर मिसमैच के प्रति पिकोफ़ैरड कुछ से कुछ दसियों parts-per-million होता है - इतना छोटा कि सादा डिजिटल लॉजिक इसे अनदेखा कर दे, पर इतना बड़ा कि RTC की समय-ड्रिफ़्ट या USB या रेडियो को जाने वाली क्लॉक के लिए मायने रखे, जहाँ टॉलरेंस बजट तंग है।

अगर आप क्रिस्टल की मार्किंग नहीं पढ़ सकते, तो "मानक" CL का अनुमान न लगाएँ - एक ही पैकेज और फ़ुटप्रिंट कई CL वैरिएंट में आते हैं, इसलिए बोर्ड के दोनों कैपेसिटर मापें (या उनका छपा कोड पढ़ें)। और जो भी मान आए, C1 और C2 को आपस में बराबर रखें: असमान जोड़ी ऑसिलेटर के ड्यूटी साइकिल को उससे ज़्यादा बिगाड़ती है जितना मामूली CL त्रुटि आवृत्ति खिसकाती है।

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